时代变得这么快

李实

IBM的2nm:水好像加多了一点。

IBM的2nm新闻是通过IBM官网新闻发布的。整个新闻对IBM2nm的相关技术都很模糊，一些关键数据如单位面积晶体管密度、电压、CPP、M PP等新工艺的数据都很模糊。更具体地说，IBM在新闻中宣布，与目前最先进的7nm工艺相比，新的2n m工艺将在相同功耗下实现45%的性能提升或75%的功耗降低。此外，I B M在新闻稿中宣布，其2nm工艺可以在一个指甲盖大小的芯片上容纳500亿个晶体管，这是业界首次采用新技术。

我们先来看看I B M给出的数据。我们知道，经过7n个m过程，就是5n个m，然后3n个m，然后2n个m，所谓全代过程，就是上一代过程的对角线维数是新一代过程的两倍，也就是过程数据对应的1.414倍。所以我们可以看到14，10，7，5，3，2的几何级数，接近1.414。所以IBM的2n m工艺按照业界的工艺命名规则，是7nm之后的第三代。

接下来，我们来看性能。如前所述，与最好的7nm工艺相比，IBM的2nm工艺带来了45%的性能提升和75%的功耗降低。这个进步怎么样？我们使用TSMC每一代人的进步数据进行比较。根据公布的数据，TSMC的5n m工艺比自家的7n m工艺带来了约15%的性能提升和30%的功耗降低。相比5nm，5nm的增强版可以带来7%和15%左右的提升。7nm工艺方面，相比10nm工艺，第一代速度提升20%左右或者功耗降低40%，而增强版则是7%和10%。

从这个数据来看，交替产生过程的性能提高了20%左右，功耗降低了40%左右。换句话说，在理想状态下，如果TSMC的7nm性能和功耗是1，那么TSMC的5n m应该是1.2和0.6；Nm应该是1.4和0.3；2nm应该会到1.68和0.18——在这里，我们估算的数据显示，未来2nm工艺的性能应该会比现在的7nm工艺提升68%左右，功耗降低82%左右，这显然远高于IBM的数据。

让我们继续看看其他参数。有媒体随后联系IBM，要求IBM给出“指甲盖”的尺寸。IBM回答说他们的“钉盖”尺寸是150平方毫米。结果IBM的新闻里的数据具体是“150平方毫米大小的500亿个晶体管”，换算下来晶体管密度约为每平方毫米333.33MTr。另外IBM也给出了44n·m的CPP数据，结合之前三星和TSMC的相关数据，再加上一些推测性的数据，我们大概可以得到如表1所示的数据。

需要注意的是，这里的数据有很多假设。例如，为了达到最大密度，假设所有制造商都采用单一扩散中断，即SDB。另外，考虑到IBM公布的截面尺寸，以及在IBM公布的过程中没有发现埋地电源轨，即BPR，一般来说，将轨高降低到5.0需要B P R，所以这里假设轨高为6.0(Tra c k s)。关于最小金属间距，为了达到每平方毫米333M Tr，IBM给出的相关参数显示最小金属间距不高于18n·m，这个数据很有挑战性，必须使用多层EUV图案才能实现，所以这个数据暂时存疑。根据这些合理的猜想，I BM在采用环绕栅技术后，相比目前的7nm工艺有了显著的进步。而IBM目前公布的工艺密度只有每平方毫米333M Tr，在性能、功耗等参数上还是有一个优化的空，所以这个2nm工艺可能会有一些水分。与TSMC的3nm相比，IBM的2nm在关键参数上基本相同。时间上，TSMC的3nm工艺即将在2021年下半年开始风险试产，而IBM并没有给出2nm左右技术的上市时间。考虑到IBM已经开始小规模试产，距离最终商用已经不太远了。

验证GAA技术:围栅终于走到前台

如果说IBM发布的2nm工艺有一定水分的话，那么IBM这次展示的最终实用化的G A A技术可谓是半导体技术的重大突破。

回顾半导体技术的发展，在22nm之前，所有厂商都只生产平面晶体管。这些产品的源漏和半导体基材在同一个平面上，栅极在上面，控制源漏之间电流的传导。栅极如此重要，以至于表征半导体工艺过程的早期数据是栅极的长度。随着工艺的进一步简化，由于越来越小的栅极和扩散层的存在，源极和漏极之间存在漏电的可能性。所以在22nm工艺中，Intel用鳍状源漏把原来“扁平”的源漏“立起来”变成鳍，大大增加了栅极和源漏之间沟道的控制长度，从原来单一的源沟道接触长度变成不仅长度而且

但是随着工艺的进一步缩减，FinFET工艺中逐渐出现了许多难以解决的问题，其中最主要的就是寄生电容。随着栅间距的缩小，栅与栅、栅与沟道、栅与金属电极之间存在寄生电容，源极与漏极之间存在寄生电阻，导致FinFET技术难以在更小的规模上发挥作用。所以5nm以下，厂商需要尽快转向一种新技术，就是GAA。

GAA的全称是Gate-All-Around，即全包围门。GAA技术的特点是源、漏、沟道不再与衬底直接接触，而是以薄片或导线的形式“插入”栅极，由栅极控制。采用GAA工艺后，栅极控制源漏之间的所有沟道，一个晶体管可以有多个更小的由源、沟道、漏组成的片，进一步降低了相应的寄生电容，显著增加了接触面积。使用GAA技术后，半导体制造工艺可以延续2 ~ 3代。举个例子，如果从3nm开始计算，1nm时代仍然可以使用GAA工艺。如果继续推导，可以考虑其他技术类型。

关于GAA技术，三星在2019年7月宣布将使用GAA技术制造3nm工艺的产品。当时三星的数据显示，新的3nm GAA(或MBCFET)晶体管最多能带来50%的功耗节省、45%的面积缩减和30%的性能提升。然而，三星在早期试产时公布的3nm GAA的密度仅为每平方毫米180MTr，这甚至比TSMC采用FinFET技术的3nm工艺小得多。所以业界对GAA技术在产品端的具体实现有些担忧。

这次IBM发布2nm技术，很大程度上打消了人们的顾虑，IBM直接发布了使用GAA技术的晶圆照片、芯片照片、芯片显微照片。人们可以清楚地看到GAA技术构建的栅极，中间穿插着三个纳米片状的源极和漏极。整个栅极高75nm，长12nm，宽44n，纳米片宽40nm，厚度只有5nm。整个过程相当超前和成型。IBM声称其前端生产采用了EUV技术，纳米片堆叠在氧化层，即氧化硅层上。纳米片的宽度可以在15纳米到70纳米之间调节。这种设计可以调整每个区域的电路特性，例如，对于要求高频率和低功耗的部分，可以采用不同的纳米板设计方案。可以说，IBM这次公布的工艺相比三星GAA工艺在成熟度上又前进了一步。

未来:真2n m时代的IBM、三星、TSMC比较

除了3nm时代不同企业发布的数据，在2nm时代，也有一些数据或信息可以用来展望整个行业的发展。ICknowledge LCC根据目前的情况做了一些推论，从而对TSMC、三星、IBM全面采用GAA技术后的工艺条件做了一个比较。

从IMEC公布的未来半导体技术推测表(表2)可以看出，TSMC和三星可能在2n m时代使用HNS(FS)技术实现。所谓的HNS(FS)也可以叫做forksheet FET。在此工艺中，nFET和pFET将集成在同一结构中，并由介质壁隔开。相反，基于通用栅FET技术制造的FinFET或HNS(GAA)产品的nFET和pFET是不同的，新技术将进一步减小晶体管的尺寸，如CPP和金属间距，从而进一步提高单位面积的晶体管密度。因此，在表2中，三星和TSMC的2n m工艺的轨道高度进一步降低到4.33。

在介绍了三星和TSMC的2n m工艺后，可以看出目前的估计是三星的2nm工艺密度略低于IBM的，而TSMC的2nm工艺密度会远远高于IBM的产品。当然，在产品正式发布之前，还有很多变数。

IBM:fabless的行业领袖是什么？

IBM已经卖掉了自己的晶圆厂，芯片交给第三方公司代工。那么IBM在这个时候公布自己在半导体技术上的进展是什么意图呢？

其中一种猜测是，IBM可能利用这一公告向业界展示其在半导体制造工艺方面仍具有深厚的研究能力和足够的技术储备，并吸引业内感兴趣的公司，如三星，购买自己的半导体制造知识产权。

另一种猜测是，IBM可能会在半导体制造技术上设置自己的专利壁垒。毕竟IBM根基深厚。此前，它拥有SOI、Fin FET和其他关键技术的专利。这一次，GAA科技上市。IBM可以通过展示其强大的RD实力和良好的技术进步，进一步抢先布局专利抢占先机，进一步强化其在技术和市场中的RD地位。总的来说，IBM的2nm工艺是一个很好的技术秀，关于IBM是否达到了2nm的水平，估计最后也不会有人深究。毕竟进入FinFET时代以来，半导体工艺的命名越来越离谱，工艺代几乎不能代表其具体性能。那么行业未来会在这个问题上达成一定的一致并采用统一的标准，还是会延续目前混乱的状态呢？可能根本没人关心。