集成电路五大制造阶段

张平

英特尔、TSMC和三星是世界上最先进的三大逻辑集成电路制造商。从28nm时代开始，这三家厂商就在集成电路的工艺上你追我赶，一直持续到即将到来的3nm阶段。回顾过去，展望未来，英特尔、TSMC、三星的集成电路技术发展历程如何，未来会带来什么产品？今天这篇文章就带你了解一下。

PPAC:功率、性能、面积和成本

集成电路制造中有三个重要参数——功率、性能和面积，简称PPA。PPA在过去一直是衡量半导体产业发展的重要参数。例如，TSMC在Q1宣布，2020年其3纳米工艺将比5纳米工艺提高25%？功耗降低30%，相同功耗下降低10%？15%的频率(性能)提升和70%的面积缩减。

然而，目前仅用PPA来衡量集成电路的制造水平是不够全面的。随着工艺流程不断向极限冲刺，成本逐渐上升，成为影响新技术发展的重要因素。因此，IMEC和应用材料公司最近建议在原来的PPA上加上“C”，即“成本”，用PPAC的四个维度来衡量新工艺。

另外，相关的比较可能还会涉及到一些参数选择的问题。例如，在集成电路的逻辑单元的设计中，包括不同的组件，例如标准单元、反相器、与非门、扫描触发器等。其中，标准单元的大小由单元的类型和当前单元使用的工艺设计规则决定。标准单元的具体尺寸可以通过使用相关过程的最小尺寸来计算。例如，标准单元的高度是最小金属间距乘以走线数量，而双扩散(DDB)单元的大小由一定数量的CPP(接触多间距)加上单元边缘的额外CPP决定。

近年来，由于在减小单元尺寸时很难减小单元间距，人们通过减小轨迹来进一步减小单元尺寸。然而，由轨迹高度的降低引起的问题之一是鳍高度的降低。对于9道单元，每个晶体管可以设置4个鳍片，而对于7.5道，每个晶体管只有3个鳍片，而目前最先进的6道单元每个晶体管只能设置2个鳍片。鳍片的数量与驱动电流密切相关。在其他条件下，只有2个翅片的6磁道单元的驱动电流是有4个翅片的9磁道单元的一半。众所周知，驱动电流是决定晶体管性能的重要参数。在2鳍和6轨晶体管中，更低的驱动电流直接导致了“技术-设计-协同优化”(DTC0)的新过程，即开发新的工艺，使2鳍和6轨晶体管获得更好的驱动电流。

由于晶体管制造和设计的复杂性，在比较工艺密度时有许多权衡。例如，进行了许多尝试来根据实际设计和制造的晶体管数量来比较工艺密度。问题是根据不同的设计要求和目标，工艺支持多种单元尺寸，如6走线和9走线。更多9走线单元将用于高性能设计，而大量6走线单元将用于性能相对较低但尺寸较小的工艺。即使是同一代工艺，基于不同的设计目标，也会衍生出不同密度的多个工艺。因此，为了便于比较，采用每道工艺中最小的单元(走线最少)来计算每平方毫米的晶体管数量。本文假设的标准芯片会有60%的NAND单元和20%的扫描触发器，以避免某些厂商定制特殊单元造成的尺寸差异。

除了以上，逻辑集成电路的另一个临界密度值来自于不同代工艺制造的SRAM的大小。因为大部分芯片使用SRAM，所以可以作为参考数据引入。

从2011年到2022年，工艺进化之路

看完上一页的IC工艺和密度介绍，本文正式进入工艺对比部分。

2011年:22纳米和28纳米时代

本文的对比从10年前的2011年开始。在这一年，英特尔推出了22纳米工艺，而三星和TSMC等代工企业则推出了28纳米工艺。现在，虽然我们在手机、PC等设备的高性能芯片上看不到28nm工艺，但是在更广阔的集成电路市场上，28nm工艺仍然占据着巨大的市场份额，甚至仍然是主流工艺之一。

2011年，英特尔推出了22nmFinFET工艺，这也是全球首款FinFET产品。三星和TSMC通过使用HKMG(高K金属栅极)技术引入了28纳米工艺。

但它仍然是平面晶体管技术。实际上，HKMG是英特尔在2007年开始使用的一项技术。从这一点可以看出，英特尔在IC制造上比其他厂商有着显著的优势。

具体参数方面，虽然英特尔宣称自己的工艺是22nm，并且启用了FinFET，但是在一些关键参数上并没有领先双星和TSMC的28nml太多，尤其是逻辑晶体管密度，英特尔只有17.46，低于TSMC的19.32和三星的21.37。但英特尔在SRAM尺寸方面表现最好，只有0.0920平方微米，远小于英特尔和TSMC。原因可能是Intel在逻辑电路上比较保守，考虑到性能问题，第一次使用FinFET，但是在SRAM上可以充分发挥新技术的优势。

2014?2015年:14纳米和16纳米时代

2014年，英特尔推出了他们的第二代FinFET工艺。在这一代技术中，英特尔更加积极地实施面积缩减战略。因此，相比TSMC和三星，英特尔在各项指标上都占有绝对优势，尤其是逻辑密度高达45.51，遥遥领先三星的34.68和TSMC的36.06。在SRAM单元尺寸方面，英特尔依然保持了上一代产品的优势。0.0588平方微米的尺寸只有三星的71%，TSMC的84%。

实际上，英特尔在2013年推出了最初的14纳米工艺，但遇到了严重的成品率问题。经过一段时间的调整，英特尔解决了这个问题，开始量产。三星以第一代14nm工艺拿下了苹果A9芯片的订单，但随后TSMC也拿到了订单，开始了自己的16nm工艺生产。由于三星和TSMC使用不同的工艺生产相同的产品，这是一个比较不同晶圆厂之间工艺差距的机会。最终结果显示，三星制造的产品在功率上略胜一筹，面积更小。不过也有人提出，A9芯片从一开始就是基于三星技术设计的，所以三星应该表现更好。

2014?2016年:10纳米和14纳米时代

2014年之后，英特尔的技术一直停在14nm，直到2019年。在这五年的停滞期，TSMC和三星逐渐赶上，并于2016年推出了10纳米工艺。这是代工企业第一次从英特尔手中抢走工艺密度的领先地位，也是英特尔在制造技术上落后的开始。之后，英特尔开始在每一代技术中大幅提高密度，但代工厂采取“小步快跑”的方式，积极推进新技术以保持自身优势。

这里的关键数据包括逻辑密度，三星是54.55，TSMC是55.10，大大超过了英特尔的45.10。其实在2014年推出14 nm之后——直到14nm+，14nm++和14nm++之前，英特尔一直在不断地加宽栅极间距，尽可能地提高栅极高度，所以频率不断提高，但也变相提高了晶体管的体积和最终芯片的尺寸。英特尔的这些操作表明，通过同代工艺的不断改进和调整，在性能和频率上还有很大的潜力可以挖掘。但考虑到IC 3的成本与芯片面积密切相关，仅靠PPAC某一方面的改进很难获得市场竞争力。

2017?2019年:10纳米和7纳米时代

TSMC于2017年首次推出7纳米工艺，三星随后于2018年推出。英特尔的10nm工艺2019年才进入量产阶段，2020年底推出了10nmSuperFin的改进版。从数据上看，英特尔的10nm确实做到了比竞争对手的7nm更高的逻辑晶体管密度，但SRAM尺寸略逊一筹，但差距并不大。此外，在这个阶段，Intel开始认为衡量集成电路的工艺不能只看代次，应该综合考虑包括CPP、MMP、工艺密度等各种参数。

EUV光刻技术于2019年开始出现在三星的7纳米工艺上。当然，三星第一次只生产了几个EUV层，但也是世界上第一个应用EUV工艺的7nm技术。然后，TSMC在7纳米技术的改进版本上使用了EUV光刻技术，只添加了几个EUV层。这是世界上第一个可以量产的7nmEUV工艺。据估计，EUV层的最终数量在5到7层之间。

2019:5纳米和10纳米英寸一代

2019年底，二星和TSMC开始5nm工艺的风险试产，2020年进入量产。可以看出，英特尔上一代10nm节点和代工厂7nm节点的逻辑晶体管密度基本相同。但在5nm，TSMC已经实现了约1.8倍的逻辑密度提升，而三星仅实现了1.33倍，这使得TSMC在逻辑密度上相对于英特尔和三星有着巨大的优势，体现在市场上就是TSMC获得了大部分5nm工艺订单。此外，5纳米工艺的EUV层已经大大增加到10层？此时，TSMC还推出了具有高电子钬迁移率的硅锗芯片PFET，进一步巩固了其技术优势。

现在，TSMC和三星都宣布将在2021年开始3nm工艺的风险试产，2022年开始量产。英特尔宣布将在2022年开始量产7nm工艺——实际上这个量产时间应该是在2021年，但是又被推迟了，新的传言称可能会进一步推迟到2022年之后。目前，3nm技术的最新消息是，TSMC可能会按时推出，三星可能会推迟。

在7纳米工艺上，英特尔首先使用了EUV工艺。三星的3nm工艺是通过首次用纳米片HNS技术制造GAA全向门电路实现的，而TSMC的3nm工艺继续坚持FinFET。至于具体的最终结果，英特尔宣布7nm工艺的逻辑晶体管密度较10nm工艺翻倍至212.48，三星宣布3nm工艺的逻辑晶体管密度是上一代工艺的1.35倍至180.31倍，TSMC宣布3nm工艺的逻辑晶体管密度是上一代工艺的1.7倍，达到316.65。基于这些逻辑晶体管的密度数据，我们可以看到，英特尔的7nml技术在密度上甚至会超过三星的3nm技术，而TSMC无疑仍然是最强大的。在3nm节点，TSMC可能使用15 ~ 30层EUV，这应该是其密度高的原因之一。

鉴于TSMC现在的领先优势，英特尔在之前的会议中宣布将继续在工艺上发力，包括5nm和3nm工艺。但与此同时，英特尔会将一些制造工作外包给包括TSMC在内的合同制造商，这使得后者需要数年时间来提高产能，以满足英特尔的采购需求。

PAAC分析

我们先来看看密度。我们前面说过，从各大主机厂的历史节点来看，英特尔更倾向于在各个关键芳香点获得更大的逻辑密度提升，而TSMC、三星等厂商更倾向于快速推出新的芳香点，更快速地推动密度提升。事实上，从2014年到2022年，TSMC和三星推出了5项技术创新，而英特尔只推出了3项新技术创新。这里只计算较大的全代和半代节点，不包括V“++++”等节点。

其次看功耗和性能。实际上，比较不同企业和流程的功率和性能是非常困难的。理想情况下，会有人在每一个工艺中使用相同的设计来得到最终的产品，比如具有固定数量SRAM缓存的ARM核，并公布功耗和性能指标，但这涉及到昂贵的成本，仅仅得到这些数据是完全不经济的。所以本文给出的数据是综合诸多因素后的估算值，仅供参考。

在功耗方面，这里只比较三星和TSMC。可以看到，在14nm/16nm，TSMC在功耗上略微领先三星(苹果的A9处理器更有可能是设计问题)，但幅度并不大。三星在以下10纳米、7纳米和5纳米点上落后于TSMC。转折点发生在3nm节点，可能是三星推出了HNS。虽然晶体管密度仍然不如TSMC，但三星的功耗性能与TSMC基本持平。

再来看性能。此处添加英特尔是为了进行比较。可以看出，英特尔在16nm/14nm时代明显领先于TSMC和三星，其7nm工艺与TSMC在10nm时代基本相同，紧随其后的是TSMC和三星的阶段。到目前为止，TSMC一直遥遥领先于三星。

最后再来看PAAC中的“C”，也就是成本。请注意下一页的图片，标题为“不同代的晶圆成本、晶体管密度和每个晶体管的消耗”，并以此作为下面的解释。

我们先来看左边的晶圆成本。晶圆的成本不包括掩膜模块的成本。对于代工企业来说，掩膜版通常是客户自己购买的，所以相应的，晶圆卖给客户的时候，掩膜版的价格是不包含在内的。这里的问题是英特尔，因为它自己生产和销售，所以掩模成本通常是摊销在成本之内的，这和三星、TSMC不一样。但考虑到英特尔的产能和掩膜成本本身并不大，本文在此选择忽略。但随着Pit工艺的改进，掩膜成本快速增加，导致最终晶圆数量减少，极大影响了掩膜成本摊薄的能力。这种情况主要是因为掩膜成本的上升，也就是说，只有量产的芯片才买得起领先的技术。另外，这里的统计成本没有考虑到设计成本，实际上设计成本也在快速增长。

在剔除大量难以统计或影响不大的数据后，我们得出以下结论:随着先进技术的使用，晶圆成本将大幅增加。总的来说，英特尔工艺的成本一直比较高，直到后期TSMC的3nm工艺才超过英特尔。这反映了TSMC的技术具有最高的晶体管密度，而英特尔的互连层在制造中较低。

中间的图片是指晶体管密度。这个数据之前已经详细列举过了。可以看出，TSMC在3nm阶段具有最好的晶体官方密度。

右图结合了晶圆成本和晶体管密度，显示了当时不同厂商生产最先进晶体管的成本趋势。该图显示，尽管更高的晶体管密度需要更昂贵的晶片，但是单位晶体管的成本仍然降低，因为密度增加速度高于晶片成本增加速度。当然，也有用户认为集成电路产品价格持续上涨，那么可能是从价格上涨的集成电路所拥有的晶体管数量的角度来考虑。

从统计可以看出，摩尔定律至少在3nm以下仍然存在。1965年，在《电子杂志》发表的开创性文章《将更多元件插入集成电路》中，戈登·摩尔提出了后来被称为摩尔定律的理论。它的原文是……从现在开始，摩尔定律仍然有效，可能会有一些偏差，但它的工作时间已经远远超过了当时的预测。

最后总结五点结论。

1.目前，集成电路代工企业的制造密度已经超过英特尔，TSMC是该行业的领导者。

2.就功率而言，TSMC是行业领导者，但三星可能会在3纳米时代赶上来。

3.就性能而言，TSMC的3nm工艺是目前最好的。

4.就面积而言，TSMC的3纳米工艺提供了最佳的晶体管密度。

5.就成本而言，TSMC的3纳米工艺提供了最佳的每晶体管成本。

测量集成电路的尺寸、密度和性能是一个非常复杂的课题。本文这一节主要用来介绍集成电路或半导体单元设计中的一些基本内容，以方便读者阅读本文及其他后续文章。

典型的逻辑电路由许多标准单元组成，标准单元的大小由以下四个参数决定，即:

M2P(金属双节距)、TH(轨道高度)、CPP(接触式多节距)、DDB(双扩散制动)和SDB(单扩散制动)。

这四个参数依次确定三个重要参数:单元高度、单元宽度和单元轨迹数:

单位高度

标准单位的高度是M2P乘以th。近年来，为了进一步减小标准单元尺寸，TH不断减小，M2P也不断减小，这是DTCO(技术-设计-协同优化)技术的一部分。TH减少的一个关键因素是，由于空之间的限制，在降低走线高度时，每个晶体管的鳍片数量需要减少一部分，这就是所谓的鳍阉割。但是，当人们以减少每个晶体管的鳍片数量来换取晶体管尺寸的减小时，驱动电流就会降低。在这种情况下，设计者需要做一些补偿来提高局部驱动电流，比如提高局部芯片的局部度。在描述自己的工艺时，杨反复强调自己的鳍高是业内最高的。

单位宽度

标准单元的宽度取决于CPP以及在该过程中使用DDB还是SDB。比如一个与非门的宽度在SDB工艺下只有3CPP，在DDB工艺下却达到了4CPP。另一方面，扫描触发器(SFF)的宽度在SDB工艺中可以是19CPP，在DBB工艺中可以是20CPP。当然，这里也要考虑具体扫描触发器的设计。本文只是笼统地举了一个例子。所以对于NAND单元来说，采用SDB和DBB对其宽度影响较大，而扫描触发器单元则不是很敏感。

轨道数量

细胞径迹的数量也是决定细胞大小的一个重要参数。一般在讨论过程时只选取最少的细胞径迹，但不同的细胞径迹有不同的用途。例如，TSMC的7nmFinFET工艺的最小单元是具有两个鳍片的6轨迹单元，并且还提供具有三个鳍片的9轨迹单元。9轨单元的驱动电流是6轨单元的1.5倍，尺寸是后者的1.5倍。所以，正如文中所说，最终的选择取决于厂商对产品的定位。

在这里，我们给出一个表格来显示不同数量的单元轨道下标准单元的大小和密度。请注意，每平方毫米晶体管的最终数量(百万)是基于60% NAND单元和40% SFF单元的混合计算得出的。

在这张表中，一个有趣的内容是，面积最小的SFF单元的晶体管密度是相同工艺下高性能NAND单元(9轨单元)的两倍以上，还有许多其他类型的不同晶体管密度的标准单元。

存储器SRAM阵列的内容也值得一提。大部分SOC都使用SRAM作为缓存，甚至有些芯片一半以上的面积都是SRAM。TSMC的7nmFinFET工艺提供了一个高密度6轨(6T)SRAM单元，面积为0.0270平方微米，每平方毫米的晶体管数量为2.22亿。理论上，如果在设计中大量使用SRAM，可以提高当前芯片的晶体管密度，但实际情况并非如此。在实际芯片中，比如AMD和Intel推出的CPU，SRAM单元的尺寸是SRAM密度换算成理论尺寸的2.93倍。造成这种巨大差异的原因是理论计算中没有考虑SRAM的电路互连。如果按通常使用的SRAM阵列计算，其密度将下降到每平方毫米7584万个晶体管。所以这说明一些理论数据和最终的实际生产数据还是有巨大差异的。不仅SRAM，而且analog、io和其他单元都可以包含在SoC设计中。这些特殊的功能单元将导致最终晶体管的密度低于预期。

因此，鉴于不同集成电路之间存在如此多的差异和差别，仅利用芯片面积和芯片晶体管数获得的数据，很难评估具体工艺的实际能力。我们最好在实际比较中统一固定单位和固定比例。另外，由于厂家保密等原因，我们可能拿不到厂家的原始数据，有些实测数据可能差异较大。